FPGA ile Counter Tasarımı

Merhaba arkadaşlar bu yazımızdaki Counter tasarımımızda ALTERA-DE0 veya DE2 kullanabiliriz. Sayılan değer onluk tabanda iki ayrı 7 segment üzerinde gösteriliyor.

Altera-DE0      Cyclone III     EP3C16F484C6

Counter giriş anahtarlarına göre yukarı/aşağı sayabilen bir yapıdır. Giriş-Çıkış şöyle olacaktır. Enable, up_down, reset, ve clock girişlerimiz olacak. Bcd1 ve Bcd10 çıkışlarımız olacak.

Eğer reset1 ise sayma değerimiz 00 olacak. Aksi durumda enable 1 ise clock kenarımızın yükselen kenarı geldiğinde, up_down 1 ise sayma değeri yukarı yönlü sayar, up_down değeri 0 ise aşağı yönde sayar.

Direkt kodumuzu buraya ekliyorum.

[php]

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity counter is

port( clk,enable,reset,updown : in std_logic;

output : out std_logic_vector(3 downto 0)

);

end counter;

architecture behavioral of counter is

signal count :std_logic_vector(3 downto 0):="0000";

begin

p1:process (reset,enable,clk,updown)

begin

if(enable=’1′) THEN

if(reset=’1′) THEN

count <= "0000";

output <= count;

else

if(rising_edge(clk))THEN

if(updown=’1′)THEN

count<=count+"0001";

 

else

count<=count-"0001";

 

end if;

end if;

end if;

end if;

output <= count;

end process;

end behavioral; [/php]

Kodumuzu yazdıktan sonra Modelsim ile test ediyoruz ve böyle bir sonuçla karşılaşıyoruz. Kodumuz çalışıyor yani.

Daha sonra ise Quartus programımızda Pin Planner’ı açıyoruz ve Location ayarlıyoruz. Ekranda göründüğü gibi ayarladık.

 

Pin Planner ayarlamasından sonra kodumuzu kartımıza yüklüyoruz. counter.sof dosyamız zaten otomatikmen görünüyor. Start diyerek yüklüyoruz. Progress kısmımızda %100 (Succesful) sonucunu alınca kartımıza geçiş yapıyoruz.

Kartımız çalışır duruma geldiğinde aşağıdaki gibi sonuçlar elde edebiliriz. Push Button2 ile de Clock ilerletebiliriz.

Yazımı okuduğunuz için teşekkürler. Başka tasarımlarımızda görüşmek üzere…

 

BUĞRA UNUTMAZ